TSMC najavio razvoj masivnih čipova
Godine 2027., TSMC bi trebao imati verziju CoWoS tehnologije koja će omogućiti interposere osam ili više puta veće od veličine fotomaski, što će čipletima dati 6.864 mm² prostora
TSMC je na Sjevernoameričkom tehnološkom simpoziju najavio da radi na novoj verziji svoje tehnologije pakiranja čipova (CoWoS) koja će omogućiti do čak dva puta veću proizvodnju SiP-ova. Prema viziji tvrtke, nova tehnologija koristit će podloge dimenzija i do 120 x 120 mm te će trošiti tisuće vata.
Kako prenosi Tom's Harware, najnovija verzija CoWoS-a omogućuje TSMC-u izradu silicijskih interposera približno 3,3 puta većih od veličine fotomaski (858 mm²), što znači da osam memorija HBM3/HBM3E, I/O i drugi čipleti mogu zauzimati do 2.831 mm². Ovu tehnologiju inače koriste AMD-ov Instinct MI300X i Nvidijin B200, iako je potonji procesor ponešto veći od AMD-ovog.
No, sljedeća generacija, CoWoS_L, koja će biti spremna za upotrebu 2026. godine, omogućit će interposere približno 5,5 puta veće od veličine fotomaski, što će pružiti 4.719 mm² prostora. Prema TSMC-ovoj prezentaciji, takvi SiP-ovi također će zahtijevati veće podloge od 100 x 100 mm, što znači da neće moći koristiti OAM module.
Godinu nakon toga, 2027., TSMC bi trebao imati verziju CoWoS tehnologije koja će omogućiti interposere osam ili više puta veće od veličine fotomaski, što će čipletima dati 6.864 mm² prostora. Jedan od dizajna koji TSMC zamišlja uključuje četiri složena sustava na integriranim čipovima (SoIC) uparena s 12 HBM4 memorija i dodatnim I/O umetcima. To će, pretpostavlja se, zahtijevati podlogu dimenzija 120 x 120 mm te će trošiti tisuće vata snage.
